天极网1月17日消息 全球最大的半导体制造商之一意法半导体(STMicroelectronics，ST)，将领导一项名为『在NanoCMOS SoC中控制泄漏电流(Controlling Leakage power in NanoCMOS SoCs，CLEAN)』的欧洲综合性计划。这项为期三年的计划由欧盟执行委员会 (European Commission)共同赞助，目标是研发可在65纳米以下CMOS制程设计中控制泄漏电流的解决方案，从而延长电池寿命并降低电子产品功耗。
随着新开发的组件开始采用65纳米及以下制程，降低泄漏电流的重要性正迅速提升。电路设计人员公认，若业界无法开发并采用适当对策，则泄漏电流将成为新一代电子电路与系统开发的主要障碍。
就下一代半导体组件而言，由于不断改进的制程不足以应对日渐增加的漏电流问题；因此，意法半导体以领先的65纳米芯片制造能力，将降低漏电流的解决方案深植在设计领域中。『CLEAN』计划将开发新一代的泄漏功耗模式，设计方法学与技术，以及原型EDA(电子设计自动化)工具，即使针对最复杂的系统，也能管理并最小化泄漏功耗。
在『CLEAN』计划中，意法半导体将管理并协调来自14个欧洲伙伴的所有活动，这些伙伴包含半导体供货商、EDA供货商、知名大学与研究单位等，未来这些单位将进一步整合各自的专业能力，并适当地调用其资源，以保证成功地实现所有计划目标。
意法半导体表示，『CLEAN』计划将协助克服65纳米及以下制程技术节点的技术瓶颈，特别是泄漏电流、制程变异性以及提升可靠度等，这项计划的最终成果将能为下一代组件减少功耗，同时增加设计的生产力，并改善复杂组件的可管理能力。
『CLEAN』计划的成果预计将跨越各种不同方面的低泄漏电流设计，从建模到最佳化；从设计解决方案到设计 方法及工具都包含在内。由于良好地整合了该计划参与伙伴的能力，并获得欧盟执行委员会的支持，『CLEAN』的成果将在消费性电子、EDA工具等多种不同事业版图中，为欧洲纳米电子产业的发展提供更多商机。
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